顶点光电子商城2024年6月21日消息：近日，在2024IEEEVLSI技术与电路研讨会（2024VLSI）上，比利时微电子研究中心imec首次展示了具有堆叠底部和顶部源极/漏极触点的CMOS CFET器件。

         功能性单片CMOS CFET器件，具有堆叠的底部和顶部源/漏极触点。虽然两个触点最初是通过正面光刻技术获得的，但imec还展示了将底部触点转移至晶圆背面的可能性，这一改进显著提高了顶部器件的存活率，从11%提升至79%。CFET器件的栅极长度为18nm，栅极间距为60nm，n型和p型之间的垂直间距为50nm。

           imec的逻辑技术路线图设想在A7（0.7nm）制程节点设备架构中引入互补场效应晶体管（CFET）。当与先进的布线技术相结合时，CFET有望将标准单元轨道高度从5T降低到4T甚至更低，而不会降低性能。在集成nMOS和pMOS垂直堆叠结构的不同方法中，单片集成被认为是破坏性最小的。

            在工艺流程方面，包括两个CFET特定模块：中间电介质隔离（MDI）以及堆叠的底部和顶部触点。MDI是imec首创的一种模块，用于隔离顶栅和底栅，并区分n型和p型器件之间的阈值电压设置。堆叠源极/漏极底部和顶部触点的形成，通过介电隔离垂直分隔，关键步骤包括底部触点金属填充和蚀刻，以及随后的介电填充和蚀刻。

           总之，比利时imec首次展示了具有创新性和高度功能性的单片CFET器件，这一成果有望在0.7nm A7节点工艺中引入，为半导体行业带来重要的技术突破。